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智慧树知到服务器技术与应用期末答案

作者:ldf123  阅读量:49  时间:2周前
智慧树知到服务器技术与应用期末答案
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【单选题】不符合1987VHDL标准的标识符是()

a2b2
a1b1
ad12
%50

【单选题】49.QuartusII不支持的输入方式是()

文本输入
原理图输入
波形输入
矢量输入

【单选题】以下语句为变量赋值语句:variabletmp:std_logic_vector(7downto0);下列表述错误的是:()

tmp ( 7 downto 4 ) := "0011";
tmp := "00110011";
tmp (6) := "0";

【单选题】在VHDL中,PROCESS结构内部是由()语句组成的。

顺序
条件
并行
任何

"

【单选题】29.如果a=1,b=0,则逻辑表达式(aANDb)OR(NOTbANDa)的值是()

1
2
不确定

"

【单选题】在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,signalIdata:std_logic_vector(7downto0);试指出下面那个赋值语句是错误的。()

Idata ( 7 downto 4 )<= "0011";
Idata <= "00110011";
Idata := "00110011";
Idata (6) <= '1';

【简答题】设计一个十进制计数器,命名格式(自己的名字):meiyanpin_count10,将仿真电路截图上传,例如:

【单选题】75.执行MAX+PLUSII的()命令,可以对设计的电路进行仿真。

Creat Default Symbol
Compiler
Simulator
Programmer

【单选题】EDA的中文含义是()

电子设计自动化
计算机计算
计算机教学
计算机制造

【单选题】关于VHDL中的数字,请找出以下数字中数值小的一个():

错将设计文件的后缀写成.tdf 而非.vhd 。
错将设计文件存入了根目录,并将其设定成工程。
设计文件的文件名与实体名不一致。
程序中缺少关键词。

【单选题】79.在VHDL中,含WAIT语句的进程PROCESS的括弧中()再加敏感信号,否则则是的。

可以
不能

有时可以

【单选题】80.在MAX+PLUSII集成环境下为图形文件产生一个元件符号的主要作用是()

综合
编译
仿真
被高层次电路设计调用

【单选题】48.QuartusII是哪个公司的软件()

ALTERA
ATMEL
LATTICE
XILINX

【单选题】在VHDL中()不能将信息带出对它定义的当前设计单元。

信号
常量
数据
变量

【单选题】signalclk:std_logic;定义了一个名字为clk的信号量,数据类型为标准逻辑类型,判断时钟信号clk是否发生了上升沿跳变的语句是?

if ( clk'event and clk='1' );
if ( clk'event and clk='0' );

【单选题】符合1987VHDL标准的标识符是()

a_2_3
a_____2
2_2_a
2a

"

【单选题】9.不完整的IF语句,其综合结果可实现()

时序逻辑电路
组合逻辑电路
双向电路
三态控制电路

"

【判断题】std_logic(标准逻辑类型)是九值逻辑系统。

【简答题】按照视频里的操作,完成一个以你自己名字命名的工程,要求编译通过,截图上传。例如:(这是我的O(∩_∩)O~):

【单选题】变量是局部量,可以写在()

实体中
进程中
程序包中
库中

【单选题】y=0;if(x=1)theny=10;endif;如果x的值为1,y的值是多少?

1
10

"

【简答题】设计一个二十四进制计数器,个位、十位分别显示

library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count24 isport(clk:in std_logic; clock1_out:out std_logic_vector(3 downto 0); clock10_out:out std_logic_vector(3 downto 0));end count24;architecture rt1 of count24 issignal clock1:std_logic_vector(3 downto 0);signal clock10:std_logic_vector(3 downto 0);beginprocess(clk)beginif(clk'event and clk='1') thenif(clock1=3 and clock10=2) thenclock1<="0000";clock10<="0000";elsif(clock1=9) thenclock1<="0000";clock10<=clock10+1;else clock1<=clock1+1;end if;end if;end process;clock1_out<=clock1;clock10_out<=clock10;end rt1;

"

【单选题】描述项目具有逻辑功能的是()

实体
结构体
配置
进程

【填空题】变量的关键字

variable;VARIABLE;Variable

【单选题】VHDL运算符优先级的说确的是()

括号不能改变优先级
不能使用括号
括号的优先级低
括号可以改变优先级

【单选题】93.在VHDL中,为定义的信号赋初值,应该使用()符号。

0

【单选题】VHDL数据对象的类型有:

常量
变量
信号量
以上都是

【单选题】下面对利用原理图输入设计方法进行数字电路系统设计的描述中,那一种说法是不正确的()

原理图输入设计方法直观便捷,但不适合完成较大规模的电路系统设计;
原理图输入设计方法一般是一种自底向上的设计方法;
原理图输入设计方法无法对电路进行功能描述;
原理图输入设计方法也可进行层次化设计。

【单选题】signalIdata:std_logic_vector(7downto0);对信号量的赋值,表述错误的是:()

可以对标准逻辑矢量Idata整体赋值
可以对标准逻辑矢量Idata按位赋值
可以对标准逻辑矢量Idata低4位同时赋值
赋值语句是 Idata:=“10101010”


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